MIT新技术：让芯片导线自己完成组装，它能重续摩尔定律吗？ | 发现

过去的几十年中，芯片厂商不断让芯片变得越来越小。通过让导线和元器件变得越来越小，从而让更多的元器件集成到单晶片上，芯片的性能随之不断提升，每隔18-24个月性能提升一倍。不过，随着芯片生产工艺逐渐逼近物理极限，摩尔定律也开始失效了。

其中，导线的集成是芯片制造中的一大挑战。下面介绍的这项研究就是围绕芯片上导线的自组装，有望解决目前面临的工艺难题。

科技媒体PCWorld盛赞了这项技术，认为它有可能续写延续了50多年的摩尔定律。

这项研究的成果发表在本周的Nature杂志上。论文的作者来自于麻省理工大学（MIT）、芝加哥大学和阿贡国家实验室。来自麻省理工大学的有Do Han Kim博士后，研究生Priya Moni，教授Karen Gleason。来自芝加哥大学的有博士后Hyo Seon Suh、教授Paul Nealey等5人。

他们找到了一种办法，可以突破一些这样的限制，让生产更细小的导线成为可能。这种方法有潜力实现经济可行的大规模工业生产。

该团队表示，现在虽然有办法做出这种细小的导线，但没有一个能实现成本效益好的大规模制造。

“人们总希望芯片越来越小，但是实现起来已经变得越来越昂贵。”麻省理工的副院长Gleason说道。

今天生产22纳米以下的芯片，通常需要远紫外线，来扫描芯片表面的电子束和离子束，这需要非常昂贵的光学器件和逐行的扫描线才能实现。这是非常缓慢的过程，大规模实现起来会相当昂贵。

为了突破这个瓶颈，研究员们找到一种自组装的技术，可以在芯片上添加更多的元器件，实现更强大的功能。

他们不是利用现有的蚀刻技术，而是采用一种叫做嵌段共聚物（block copolymers）的材料，来实现预定义结构和设计的自组装。

麻省理工学院化学工程系教授Karen Gleason说，这种自组装技术将会整合到现有的芯片技术当中。今天的芯片工艺当中，会使用长波烧制电路形态。

今天的芯片工艺处于10纳米级别，使用同样的波长很难在更小的晶体管上烧制电路形态。极紫外光刻（EUV）预计会降低波长，在芯片上蚀刻出更细微的特征。这种技术有望实现7纳米工艺，但即便已经投资了数十亿美元研发资金，这种技术依然很难部署。

麻省理工表示，他们的技术可以很轻松地融进现有的技术，而不会产生什么不好的并发症。使用标准光刻技术，嵌段共聚物可以放在预先设定好的表面图案上，来创建导线。嵌段聚合物是由两种不同高分子聚合物形成的一个链条。

这之后，一个保护性的聚合物层会被放置在嵌段聚合物上，通过化学气相沉积（chemical vapor deposition）的方式完成这一过程。这会导致嵌段共聚物自组装成一个垂直层。这类似与3D晶体管的构建过程。这种技术可以用于创建复杂的自组装模式（patters）和层（layers）。

据介绍，这项技术可以用于7纳米芯片的生产工艺。

这项技术能否推动重续已经中断的摩尔定律，我们不得而知。不过，能在工业层面实现7纳米芯片的自组装，势必会进一步提升效率，从而压低计算机的成本。对于普通消费者来说，这是实实在在的一重利好。