摩尔定律已死，芯片路在何方？

极客视界·2019-01-21 08:52

摩尔定律遇到了物理极限。

本文来自“极客视界”（微信号：geekview），作者：极客君；36氪经授权转载。

自英特尔的联合创始人戈登·摩尔（Gordon Moore）于 1965 年经过观察称每隔 18~24 个月，集成电路上可容纳的元器件数目便会增加一倍，芯片的性能也会随之翻一番，以他名字命名的「摩尔定律」便成了几十年来半导体行业进步背后的金科玉律。

戈登·摩尔

像是在上世纪 60 年代第一批集成电路上的 10 多个晶体管到目前的芯片上动辄上百亿个晶体管，摩尔定律在很大程度上主导了科技产品的迭代更新以及自我实现。

苹果 A12X 芯片上集成了 100 亿个晶体管，图自：Apple

不过这一套几十年来一直管用的定律却也越来越显现出了其局限性，最突出的表现便是各大半导体厂商近年来被用户吐槽的「挤牙膏」行为了。

就连发现摩尔定律的英特尔自己，若按照其 2007 年之后提出的每两年「钟摆」（Tick-Tock）策略进行产品升级，本应在 2016 年就推出其 10nm 工艺的处理器，然而事实上英特尔的 10nm 处理器已经连续跳票了 3 年直至今年。

那么摩尔定律真的失效了么？

英特尔钟摆策略示意，图自：Intel

在谈论这个问题之前，我们首先得弄清目前是什么限制了摩尔定律的继续发展。

我们都知道芯片制程工艺的提升能够减小晶体管的面积，使得相同面积的芯片上能集成更多的晶体管，同时还能降低晶体管的功耗及硅片成本，而这固然是其好的一方面。但随着制程工艺提升，以纳米为长度单位的晶体管之间由于距离太短、绝缘层太薄，漏电的情况同样也就随之而来了，这反而增加了芯片的功耗（这也是此前台积电因漏电率高导致功耗大而被戏称为“台漏电”的原因）。

不过即使漏电的情况已经能通过多种办法得以缓解或者解决，但当晶体管在 10nm 以下时，由于晶体管的电子会产生“量子隧穿效应”，导致电子不按设计的道路移动，运算准确性将受到严重影响，以硅为基础的芯片材料或许将被替代。

综上，摩尔定律前方的一大阻力便是芯片本身的物理极限。

目前英特尔的晶圆，硅或许在未来将被替代，图自：Intel

此外，另一大阻碍则是芯片研发的成本越来越高。

虽说上文提到制程工艺提升的结果使得单位面积相同的晶圆能造出更多芯片从而能降低成本，但也正是由于芯片未来发展存在种种障碍，使得芯片要想迈向更高的台阶，半导体厂商的投入将呈倍数增长。

根据 AMD 在 IEDM 会议上的资料，若将生产 250 平方毫米的 45nm 芯片的生产成本定为基准 1，14/16nm 芯片的成本将达到 2，而生产 7nm 芯片的成本更将翻倍达到 4。

图自：AMD

而具体的研发投入金额在下面这张图中则更为直观。

从 65nm 2850 万美元的研发投入到 16nm 的 1.06 亿美元再到 5nm 的 5.42 亿美元，不难发现，芯片越来越成为一场烧钱的游戏。至于更加先进的 3nm 芯片的研发成本，IBS 的 CEO Handel Jones 则表示将达到 40 亿至 50 亿美元，而若加上建造一座每月生产 40000 片晶圆的工厂，成本更是将达到 150~200 亿美元。

但是据估算，到 3nm 芯片的时代，如此高昂的成本相较于性能的提升将从现在的 30% 下降至约 20%，这显然十分划不来，而且这样的投入还不一定能换来消费者的买单。